UCIe协议代际跃迁驱动开放芯粒生态构建

在芯片技术从 “做大单片” (单片SoC)向 “小芯片组合” (芯粒式设计)转型的当下，一套统一的互联标准变得至关重要。UCIe协议便是一套芯粒芯片互联的 “通用语言”。

2025年8月，UCIe联盟正式发布UCIe 3.0规范。UCIe 3.0为支持64 GT/s速率的高速芯粒互联标准，是一年前推出的UCIe 2.0规范所提供32 GT/s带宽的两倍。

UCIe 3.0的发布标志着芯粒互联技术向更高性能和更成熟的生态演进。其不仅解决了不同厂商芯粒的兼容问题，还在带宽、能效、系统管理性和可靠性上实现重要突破。在AI、HPC及汽车电子这些算力与互联要求极高的领域，UCIe 3.0带来了更高效的异构集成解决方案，并将产生深远影响。

芯粒的性能优势与生态需求

在先进半导体架构领域，采用多芯粒(Multi-Die)异构集成方案以构建大规模计算系统，正成为提升系统经济性与扩展性的重要技术路径。该模式通过将复杂功能分解为多个模块化芯粒，并在芯片封装层级进行高密度互联与集成，已在多个主流商业产品中得到广泛应用，包括消费级CPU、服务器CPU及GPGPU等。

(图：2021~2030年，芯粒式设计处理器核心的复合年增长率CAGR高达44%)

推动芯粒封装集成的核心动因涵盖性能、良率与复用等多重维度。

提升良率&成本控制

巨型单体芯片的良率随面积增大而指数下降，成本急剧攀升。芯粒式设计通过将尺寸较大的硅片进行切割为多个小芯粒，单个芯粒的良率更高，并可以根据芯粒的功能采用匹配的制程，整体成本得以控制。

突破光罩限制

为满足日益提升的计算性能需求，单芯片尺寸持续扩大，部分设计已接近甚至超出光罩尺寸极限(例如集成数百核心的多核CPU或高端口数交换网络芯片)。芯粒提供了一种突破光罩尺寸对算力限制的途径：将多个大尺寸硅片合封在一起，提供远超单一硅片能实现的单芯片算力。

跨产品的芯粒复用

芯粒架构支持功能单元的跨市场与跨产品复用，相同的基础功能芯粒(如IO单元、内存控制器等)可经不同组合集成，跨适配从边缘计算到超算中心的多样化应用场景，这种复用和组合灵活性带来的成本分摊充分体现芯粒设计的价值。

最后，多个相同Die的集成封装能够适用于大规模的应用场景，可有效实现算力的线性扩展，同时保持优异的功耗与信号完整性表现。

(图：芯粒设计在领先工艺节点上较大型SoC可降低30%+总拥有成本。来源：Alphawave Semi)

如今，芯粒供应商的生态系统不断扩大，客户希望能根据架构、供应链、经济性等多种因素，灵活混合搭配不同供应商的产品。这种需求使得芯粒之间快速、可靠且安全的通信变得前所未有的重要。

UCIe协议正是为解决这一问题而生：它定义了裸片到裸片连接的通用接口，实现了跨供应商解决方案和工艺节点的互操作性。

UCIe协议及其演替历程

UCIe协议的建立及核心作用

UCIe(Universal Chiplet Interconnect Express)标准是芯粒异构集成领域的核心互联规范，其核心作用在于定义了跨工艺节点、跨供应商的裸片间(Die-to-Die)通用互联接口，实现了封装级异构集成的标准化与互操作。

该标准由英特尔、AMD、台积电、高通、谷歌、微软、Meta等行业内头部企业共同推动，旨在构建开放、多供应商的芯粒生态系统，推动形成规模化、可复用的芯粒市场。自2022年联盟成立以来，UCIe联盟成员已从初始的120余家全球企业扩展至140余家，涵盖芯片设计、制造、封装、系统集成及云服务等全产业链环节。

作为国内最早一批加入UCIe联盟的成员之一，奇异摩尔深度参与到芯粒生态系统的建设与发展中。奇异摩尔AI网络全栈式解决方案均基于芯粒架构，整合片内-片间-网间互联三大维度进行产品布局，旨在打造通用开源的芯粒互联互通系统。

关键演进(UCIe 1.0/1.1/2.0/3.0)

(图：UCIe 1.0 →1.1→ 2.0 → 3.0 演进)

UCIe各代协议的演进过程显示出芯粒技术正在从“可用”走向“高效与规模化应用”的阶段。

1首次确立芯粒通用互联协议

UCIe 1.0，2022年

涵盖了物理层、协议栈、软件模型和一致性测试，支持PCIe、CXL等多协议以确保互操作性，实现了跨工艺、跨厂商芯粒在封装级互联的标准化。

2为流式传输提供可靠性

UCIe 1.1，2023年

引入针对流式传输协议的“Flit模式”，为流式传输协议提供链路级可靠性保障(如AMBA CHI能够利用UCIe D2D适配器内建的CRC和重传逻辑)。显著简化了非原生协议的集成复杂度，增强了UCIe的通用性。

3支持3D异构集成

UCIe 2.0，2024年

扩展支持3D堆叠异构集成，提供垂直互联标准化方案，显著提升互联密度并降低功耗。同时将单通道速率提升至32 GT/s，并增强电源管理及安全功能，推动技术走向规模化产业落地。

4

支持更高速率

UCIe 3.0，2025年

在2D/2.5D异构集成中支持64 GT/s高速率，引入运行时动态链路重校准与扩展边带管理机制，优化大规模多芯粒系统在功耗、信号完整性及热管理方面的系统级可部署性。该版本在显著提升带宽密度的同时，兼顾能效与兼容性，还着重解决了大规模芯粒系统在实际部署中的关键问题，推动了芯粒生态从单纯追求连接速度向构建高效、可靠且易于集成的方向发展。

(图：UCIe 3.0性能指标)

(图：UCIe的层级化协议和多种封装类型)

(图：UCIe支持的不同形式：封装级集成或是使用不同媒介的非封装的连接(例如光、毫米波、电缆))

UCIe协议的应用

芯粒技术的发展正重塑AI硬件生态。与传统单片SoC相比，模块化设计可将系统分解为计算、IO、存储等专用单元，通过UCIe等协议实现异构集成。该模式使芯片良率提升30%-50%，开发周期缩短40%，同时通过工艺组合优化降低系统功耗25%-50%。

(图：通过UCIe连接的芯片封装示意图)

UCIe具有明显的优势，包括可扩展性、互操作性和灵活性。UCIe的典型应用有CPU-GPU互联、内存与计算芯片接口。此外，UCIe也推动了光电共封CPO的发展。相较于运用私有Die2Die协议实现光引擎(OE)和计算Die/Switch芯片共封，遵循开放Die2Die协议UCIe进行互联，成本更低的同时灵活度更高，可以灵活实现标准封装或先进封装下的CPO。

基于UCIe协议的xPU-CPO案例

Ayar Labs于2025年3月宣布推出符合UCIe规范的光互连芯粒TeraPHY。这一物理层芯片采用该公司16波长SuperNova光源，可提供8Tbps带宽，集成UCIe电气接口以实现同其它制造商芯粒的兼容与互操作性。这便于客户向定制SoC集成光学IO，加速了数据中心互联从电到光的过渡，让物理上分隔的xPU可“无缝”通信。

(图：Ayar Labs TeraPHY光学IO芯片)

Lightmatter公司在2025 Hot Chips大会上发布Passage M1000超大光学中介层平台。该设计结合了UCIe IP和激光通信技术，通过在中介层直接集成光学IO，满足垂直堆叠的芯片复合体对互联带宽的需求。相比电气互连，光学链路具有带宽密度高、损耗低和跨距更长的优势。这使得M1000能够提供114Tbps的总带宽(每方向57Tbps)，并成为未来迈向200Tbps级xPU与400Tbps级交换机的第一步。

(图：Lightmatter光学互连平台Passage M1000)

总结以上，UCIe构建了以开放生态为核心的技术体系，为联盟内厂商提供了平滑的升级路径与丰富的IP复用基础。在算力渴求无止境的AI时代，UCIe以开放生态打破互连壁垒，成为芯粒集成的“通用语言”。

UCIe协议与CPO的深度融合，正重塑计算边界——通过封装内高速互联与芯片级光IO的协同，将硅光引擎直接“对话”计算芯粒，实现了从电到光的范式跃迁。这种架构级创新，不仅突破了带宽瓶颈与功耗高墙，更以模块化设计开启了“乐高式”系统集成，为下一代智算中心构建了可扩展、高效率的算力基座。

(图：D2D接口标准对比分析，UCIe协议具备开放性、可扩展性、互操作性和灵活性优势)

奇异摩尔作为UCIe开放生态的深度参与者，凭借其在AI互联与芯粒集成领域的技术积累，具备显著的发展潜力。公司产品线中，除Kiwi UCIe D2D IP、Kiwi Central IO Die外，Kiwi G2G IO Die亦为基于UCIe协议设计产品，具备UCIe更高性能、更具灵活性和可靠性的优势。

下周ICCAD 2025大会上，奇异摩尔将展示面向AI超节点的创新互联硬件方案——Scale Up超节点互联芯粒Demo。

该方案为基于奇异摩尔G2G IO芯粒的GPU/xPU互联系统，具体通过UCIeD2D协议实现G2G IO芯粒与GPU/xPU计算芯粒互联。产品实现通过UCIe接口与多层网络协议栈硬件化，结合Scale Up网络交换机及CBFC、PFC、LLR流控机制，为大模型训练等场景提供高带宽、低延迟的超节点互联能力，是芯粒架构在AI算力集群规模化应用的关键验证载体。

(图：奇异摩尔Scale Up超节点互联芯粒Demo)

UCIe 3.0 规范的发布为半导体行业带来了新的发展机遇和变革动力。未来，随着UCIe在AI加速器、超节点、数据中心及智能驾驶领域规模化落地，奇异摩尔有望通过契合标准演进的高灵活性产品，为客户提供具备确定性能优势的互联方案，推动开放芯粒生态走向成熟，成为下一代算力基础设施的关键贡献者。

关于我们

AI网络全栈式互联架构产品及解决方案提供商

奇异摩尔，成立于2021年初，是一家行业领先的AI网络全栈式互联产品及解决方案提供商。公司依托于先进的高性能RDMA 和Chiplet技术，创新性地构建了统一互联架构——Kiwi Fabric，专为超大规模AI计算平台量身打造，以满足其对高性能互联的严苛需求。我们的产品线丰富而全面，涵盖了面向不同层次互联需求的关键产品，如面向北向Scale-out网络的AI原生超级网卡、面向南向Scale-up网络的GPU片间互联芯粒、以及面向芯片内算力扩展的2.5D/3D IO Die和UCIe Die2Die IP等。这些产品共同构成了全链路互联解决方案，为AI计算提供了坚实的支撑。